Konzipierung einer Designmethodologie für fehlertolerante Hochtemperatur-ASICs

Am Fachgebiet „Architekturen und Systeme“ des Instituts für Mikroelektronische Systeme werden VLSI-Architekturen für Algorithmen der digitalen Signalverarbeitung konzipiert und implementiert. Ein Forschungsschwerpunkt des Instituts liegt im Bereich der Signalverarbeitung in der Tiefbohrtechnik und den damit verbundenen besonderen Anforderungen an die Temperaturfestigkeit der integrierten Bohrkopfelektronik bei 300 °C. Bei diesen Umgebungstemperaturen können integrierte Schaltungen basierend auf herkömmlichen Si-bulk-Technologien, wie sie derzeit in der Unterhaltungselektronik oder dem Automotive-Bereich Verwendung finden, nicht eingesetzt werden. Daher existieren für Temperaturen jenseits von 180 °C angepasste Silicon-On-Insulator (SOI) Technologien. Doch auch bei diesen Technologien wird mit zunehmender Umgebungstemperatur in Folge hoher Leckströme die Steuerbarkeit einzelner Transistoren um Größenordnungen reduziert, wodurch die Wahrscheinlichkeit für transiente Fehler zunimmt. Darüber hinaus ist mit steigender Temperatur eine beschleunigte Alterung der Schaltung sowie erhöhte Elektromigration zu beobachten, sodass die Wahrscheinlichkeit für permanente Fehler ebenfalls steigt. Neben der extremen Temperatur ist die Bohrkopfelektronik auch hochenergetischer Strahlung ausgesetzt, wenn Erdschichten mit einer erhöhten Konzentration an radioaktiven Isotopen durchbohrt werden. Obwohl das aktive Transistorgebiet in SOI-Technologien deutlich reduziert gegenüber Si-bulk-Technologien ist, erhöht diese Einstrahlung die Anzahl transienter Fehler in der Bohrkopfelektronik zusätzlich. Um die Fehlertoleranz der Bohrkopfelektronik zu untersuchen, soll im Rahmen dieser Arbeit zunächst eine Methodologie zur Einspeisung von Fehlern in eine bestehende 8-bit RISC-Architektur konzipiert und in der am Institut verfügbaren Emulationsumgebung uemu, welche auf einem BEE4-Emulationssystem basiert, zur Verfügung gestellt werden. Daher soll das bestehende Design der RISC-Architektur in das uemu-Framework integriert werden. Anschließend ist die Netzliste des RISC-basierten Designs für einen Hochtemperatur-ASIC (FhG H10) zu modifizieren. Die Modifizierungen sollen die gezielte Stimulierung von Fehlern innerhalb des Designs ermöglichen. Des Weiteren soll die so veränderte Netzliste für die Abbildung auf ein Xilinx-FPGA konvertiert und in das uemu-Framework geladen werden. Zur Einspeisung der Fehler ist ein geeignetes Steuerungsmodul in VHDL zu entwickeln. Zur Evaluierung der Methodologie soll am Beispiel vorgegebener Algorithmen aus dem Bereich der Bohrtechnik der Einfluss definierter Fehlermechanismen aufgezeichnet werden. Darüber hinaus ist eine Untersuchung von exemplarischen Fehlerschutzmaßnahmen im Datenpfad zu demonstrieren.