Implementierung und Evaluierung eines Frameworks zur Charakterisierung kommerzieller FPGAs

Field Programmable Gate Arrays (FPGAs) bieten eine flexible und leistungsfähige Plattform für das Rapid Prototyping von digitalen Architekturen. Die meisten FPGAs sind in verschiedenen Geschwindigkeitsstufen verfügbar und ermöglichen eine kostenoptimierte Auswahl der maximal zulässigen Betriebsfrequenz. Diese Geschwindigkeitsstufen sind unter anderem durch die On-Chip-Variationen bedingt, die durch den Halbleiterproduktionsprozess verursacht werden. Geringfügige Unterschiede der elektrischen Eigenschaften von Transistoren und Verbindungen führen zu kleinen Abweichungen der entsprechenden Verzoegerungszeiten. Aufgrund der ungleichmäßigen Verteilung dieser Variationen könnten Teile des FPGA bei höheren Taktfrequenzen stabil arbeiten als ursprünglich spezifiziert. Daher können guenstigere FPGAs sogar für leistungsfähigere Anwendungen verwendet werden, wenn die tatsächlichen Leistungsfähigkeiten des FPGAs richtig charakterisiert sind.

Basierend auf früheren Arbeiten ist die Aufgabenstellung dieser Arbeit, mehrere Xilinx Virtex-6 FPGAs auf ihre maximale physikalische Betriebsfrequenz zu charakterisieren. Die minimale Laufzeitverzögerung soll mit Oszillatoren analysiert werden, die mit den rekonfigurierbaren FPGA-Basiselementen aufgebaut werden. Ein vorkonfigurierter DSP-Block-basierter Oszillator sowie ein neuer LUT-basierter Oszillator müssen unter Verwendung von explizit instanziierten FPGA-Grundelementen implementiert werden und manuell auf dem FPGA platziert werden, um große Teile des Dies zu charakterisieren. Ein auf dem IMS-UEMU-Framework basierendes Evaluierungsframework mit einer interaktiven MATLAB-basierten grafischen Benutzeroberfläche soll entwickelt und zur automatischen Charakterisierung und Evaluierung mehrerer FPGAs verwendet werden.

Eine gute Dokumentation des Quellcodes ist zwingend erforderlich. Die eingereichten Kopien sowie die Ergebnisse der Arbeiten bleiben Eigentum des Instituts.