Implementierung und Evaluierung einer FPGA-basierten ASIP-Architektur für die Extraktion von FAST-BRIEF-Bildmerkmalen

Im Rahmen des Forschungsvorhabens "DESERVE - Development Platform for Safe and Efficient Drive" werden am Fachgebiet "Architekturen und Systeme" programmierbare Architekturen mit Hardware-Beschleunigern für rechenintensive Bildverarbeitungsalgorithmen von Advanced Driver Assistance Systems (ADAS) untersucht. Zu den zukünftigen Aufgaben solcher ADAS gehört u.a. die Interpretation der Umgebung auf Basis von eindeutigen Bildmerkmalen.

Die merkmalsbasierte Beschreibung unserer Umwelt basiert auf dem Vergleich und der Zuordnung eindeutiger Bildmerkmale. Dazu werden Bildmerkmale aus einer beobachteten Szene extrahiert und eindeutig beschrieben, sodass diese mit weiteren Merkmalen verglichen werden können. Die Extraktion der Merkmale erfolgt durch den vorgegebenen FAST-Algorithmus, die Beschreibung der Merkmale durch den vorgegebenen BRIEF-Deskriptor. Die Kombination des FAST-BRIEF-Algorithmus ist neben einer Reihe weiterer Algorithmen für die Extraktion von Bildmerkmalen eine Algorithmen-Kombination, dessen extrahierte Bildmerkmale ausreichender Qualität sind, um eine zuverlässige Szeneninterpretation auf Basis der Merkmale zu ermöglichen. Die FAST-BRIEF-Kombination liefert qualitativ hochwertige Merkmale bei gleichzeitig hoher Laufzeitkomplexität. Die Randbedingung im Automobilbereich für eine Bildmerkmalsextraktion durch FAST-BRIEF erfordert zusätzlich eine Low-Power-Implementierung. Eine Beschleunigung von FAST-BRIEF muss daher die geforderte Performance und eine begrenzte Leistungsaufnahme erfüllen. Ausreichende Performance soll durch die Erweiterung des Prozessor-Befehlssatzes erreicht werden. Der Aspekt des Datendurchsatzes ist mit der Flexibilität abzuwägen, wobei der Datendurchsatz im Vordergrund steht.

Herr Große erhält die Aufgabe, eine Performance-kritische Implementierung des FAST-BRIEF-Algorithmus für einen FPGA-basierten angepassten ASIP zu erarbeiten. Dazu ist zunächst eine nur auf Standardbibliotheken basierende Software-Referenz sowie ein für den vorgegebenen Prozessor geeigneten Konzept zur Beschleunigung des Algorithmus zu erarbeiten. Die Umsetzung dieses Konzepts soll unter dem Gesichtspunkt der maximalen Durchsatzrate erfolgen. Stehen für die Teilaufgaben mehrere Ansätze zur Verfügung, so sind diese jeweils einzeln zu evaluieren. Anschließend ist ein Benchmarking der Implementierung bezüglich des Datendurchsatzes und des FPGA-Ressourcenbedarfs durchzuführen. Die Funktionsfähigkeit der Implementierung ist anhand von Referenzdatensätzen nachzuweisen. Die umgesetzten Konzepte werden in Form von Modellfunktionen veranschaulicht.