Inhalte
Die im Sommersemester gehaltene Vorlesung behandelt systematische Verfahren zum Entwurf von Schaltnetzen sowie synchroner und asynchroner Schaltwerke. Praxisbezogen werden Kenntnisse zu Beschreibungs- und Entwurfstechniken von Schaltwerken und deren Implementierungsformen vermittelt. Ausgehend von elementaren Beschreibungsformen in boolescher Algebra werden Systeme auf logischer Ebene beschrieben, optimiert und implementiert. Wesentliche in der Vorlesung behandelte Inhalte sind die Logikminimierung nach Quine-McCluskey, Minimierung synchroner und asynchroner Automaten, Hazards und Races sowie die Modellierung von Automaten mit Hilfe äquivalenter Petrinetze. Die entworfenen und optimierten Systeme werden auf FPGAs abgebildet.
Klausur
Schriftlich, Dauer 90 min + 10 min Einlesezeit, keine Unterlagen erlaubt. Die Prüfung erfolgt in deutscher Sprache. Zur Prüfung müssen ein amtlicher Lichtbildausweis und ein Studierendenausweis mitgebracht werden, sonst droht ein Ausschluss von der Klausur.
Anmeldung und Material
Weitere Informationen zu diesem Modul finden Sie im Online-Vorlesungsverzeichnis und im Stud.IP. Darüber hinaus müssen Sie Ihre Teilnahme an dieser Veranstaltung im Stud.IP anmelden.
Vorlesungs- und Übungsunterlagen finden Sie unter der jeweiligen Veranstaltung in Stud.IP.
Übung
Die Übung folgt den Inhalten der Vorlesung und ergänzt diese durch praktische Anwendungsbeispiele
Voraussetzung zur Teilnahme
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Ihr Dozent
