Inhalte
Ziel dieses Labors ist es, grundlegende Bildverarbeitungsalgorithmen in der Hardware-Beschreibungssprache VHDL zu entwerfen. Die entworfenen Designs werden auf einem FPGA-Prototyping Board emuliert. Dazu werden Basiskenntnisse in VHDL vermittelt und exemplarisch die grundlegende Abbildungsmethodik eines Algorithmus in einen FPGA-basierten Hardware-Prototypen erläutert. Weitere Inhalte sind der Umgang mit einem Logic-Analyzer zum Debugging des entworfenen Designs sowie der grundlegende interne Aufbau eines FPGAs.
Das Labor umfasst vier Versuche:
1. Versuch: Sekundenzähler mit dezimaler Ausgabe anhand einer 7-Segmentanzeige
2. Versuch: Finite State Machine (FSM) - Ampelschaltung und Münzwechsler
3. Versuch: Digitale Bildverarbeitung - Punktoperatoren (Invertierung, Binarisierung, Contrast Stretching)
4. Versuch: Digitale Bildverarbeitung - lokaler Bildoperator (z.B. Gauß-Filterung)
ANMELDUNG
Die Anmeldung für das Miniprojekt FPGA-Prototyping erfolgt über das Institut für Systems Engineering - Fachgebiet Echtzeitsysteme im Rahmen des Hardware-Praktikums.
Materialien
Die Laborunterlagen werden bei der Einführungsveranstaltung ausgegeben und können über Stud.IP heruntergeladen werden (Veranstaltungsname: Miniprojekt FPGA-Prototyping).
Einführungsveranstaltung
Das Datum der Einführungsveranstaltung wird im Rahmen des Hardware-Praktikums bekanntgegeben und ist verpflichtend.
Gruppen
Die Bearbeitung der Projektteilaufgaben erfolgt in einer Gruppengröße von 2 Personen zu festen Laborzeiten (jeweils 4 Zeitstunden).
