A scalable packet sorting circuit for high-speed WFQ packet scheduling

verfasst von

K. McLaughlin, S. Sezer, H. Blume, X. Yang, F. Kupzog, T. Noll

Abstract

A novel implementation of a tag sorting circuit for a Weighted Fair Queuing (WFQ) enabled IP packet scheduler is presented. The design consists of a search tree, matching circuitry and a custom memory layout. The implementation uses 130nm silicon technology and supports Quality of Service on networks at line speeds of 40Gbps.

Externe Organisation(en)

Rheinisch-Westfälische Technische Hochschule Aachen (RWTH)
Queen's University Belfast

Typ

Aufsatz in Konferenzband

Seiten

271-274

Anzahl der Seiten

4

Publikationsdatum

15.01.2007

Publikationsstatus

Veröffentlicht

Peer-reviewed

Ja

ASJC Scopus Sachgebiete

Elektrotechnik und Elektronik

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https://doi.org/10.1109/SOCC.2006.283896 (Zugang: Geschlossen)